高性能浮点乘法的设计

【摘要】：本文介绍了一种符合IEEE754浮点标准的全流水结构的32位浮点乘法器,在该浮点乘法器中,提出一种Booth编码的华莱士树压缩结构,减小了关键路径延时,明显地提高了浮点乘法器的性能,且结构更规则,易于VLSI实现。整个设计采用Verilog HDL语言结构级描述实现。

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前1条

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