64位整数加法器的设计与实现

【摘要】：为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断.模拟结果表明:在0.13μmCMOS的工艺条件下,关键路径的延时为630ps功耗为21.6mW,达到了高速低功耗的设计目标.

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前20条

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7	范军,张宏,张宏庆,沈桂芬;动态CMOS多米诺逻辑电路的研究[J];辽宁大学学报(自然科学版);2005年03期
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前4条

1	辛晓宁;于海斌;;一种高性能的现场总线通讯控制器实现方法[A];中国仪器仪表学会第九届青年学术会议论文集[C];2007年
2	赵帆;姜岩峰;;基于深亚微米工艺的多米诺逻辑电路设计[A];2009通信理论与技术新发展——第十四届全国青年通信学术会议论文集[C];2009年
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前2条

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2	范小飞;64位1.47GHz高性能整数加法器的研究与设计[D];国防科学技术大学;2008年

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