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高速RS编译码器的设计及其FPGA实现

向良军  王梓斌  金国平  郑林华  
【摘要】:在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200MHz系统时钟频率时达到10Mb/s的译码速率,实现了高速数据处理。

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