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高速注入逻辑的某些考虑

李英敏  
【摘要】:正 通常,I~2L门的传播延迟时间随着注入管电流的增加而减小。这是因为耗尽层结电容更迅速充放电的结果。可是,在中等电流范围内,由于有源晶体管电荷存储的增加,延迟时间开始饱和。由于开关管基区比基区下面剩余的外延层部分是更重的掺杂,电荷存储的主要部分在这后面的区域中,而且在常规的I~2L中,pnp注入管基区内的存储比npn管少很多,在这些条件下,给出了最小的延迟时间t_d为(见I_1,方程(18)和(21)])

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