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二维码
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基于FPGA的结构改进型(2,1,4)维特比译码器

吴雪玲  江虹  
【摘要】:在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器,在资源有限情况下,为兼顾Viterbi译码时延与资源消耗的问题,提出了一种结构改进算法。在传统Viterbi译码算法基础上,首先通过最大限度地预定义存储路径度量值的寄存器,达到控制路径度量值的目的,其次采用步进式幸存路径信息存储结构,完成幸存路径信息的存储,简化译码器硬件实现复杂度,减小译码时延和资源消耗。通过ISE Design Suite 14.7平台,对回溯深度为20、3 bit软判决的(2,1,4)维比特译码器进行了基于FPGA的验证,并结合MATLAB仿真进行分析。结果表明,本方法能够有效减小译码时延并降低资源消耗。

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