其它集成电路
【摘要】：
<正> Y2002-63070-56 0206041动态位级可收缩阵列开关级模拟用的门识别与网表简化=Gate recognition and netlist reduction for switch-lev-el simulation of dynamic bit-level systolic arrays[会,英]/Blotti,A. Mannozzi,F.//2001 Southwest Sympo-sium on Mixed-Signal Design.—56～60(PE)
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刘英,史传进;MOS VLSI数字电路分区间时延建模方法[J];固体电子学研究与进展;1988年04期 |
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李文渊,庄镇泉,戴英侠;开关级宏模型及开关级逻辑模拟器[J];电子学报;1989年03期 |
| 3 |
张韧,白英彩;基于图论的开关级模型[J];小型微型计算机系统;1989年06期 |
| 4 |
胡易,王兆明;用RC网络作延迟模型的开关级定时模拟[J];半导体学报;1989年03期 |
| 5 |
董社勤;大型电路混合模拟程序 SPLICE1.7的微型化[J];微电子学与计算机;1990年10期 |
| 6 |
朱秋萍,李永茂,聂红光,方志豪;虚拟数字电路实验室系统的研究与实现[J];武汉大学学报(自然科学版);2000年01期 |
| 7 |
裴志军,国澄明,姚素英;基于Verilog-XL的传输晶体管逻辑模拟[J];半导体技术;2002年11期 |
| 8 |
;其它集成电路[J];电子科技文摘;2002年04期 |
| 9 |
徐睿;专用集成电路设计分析[J];微电子技术;2003年06期 |
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