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《压电与声光》 2012年02期
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多路低相差输出捷变频率源的设计与实现

高青春  安雷  彭易  牛伟  唐小艳  成斌  陶毅  章露  黄俊  戴梅生  
【摘要】:提出了一种多路低相差输出捷变频率源的设计方案,给出了系统原理框图、软件设计思路及控制流程,实际测试结果表明,十路锁相直接数字频率合成(DDS)模块输出信号间的相差小于±3°,输出跳频时间为17.2μs,相位噪声≤-109dBc/Hz@1kHz。该方案具有控制灵活,相位噪声低,跳频时间短,多路输出信号相差小的优点,同时有很强的实用性和可扩展性。目前该方案己在工程中得到验证,实际使用效果良好。
【作者单位】中国电子科技集团公司第26研究所;
【分类号】:TN741

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3 张生平,程景清;FPGA在锁相频率合成中的应用[J];电子技术应用;2001年04期
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