基于FPGA的流水线乘法器设计
【摘要】：采用verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,该乘法器对booth编码算法、4:2压缩器算法、及简化部分积的符号扩展等方法进行扩展,进一步提高了乘法器的运算速度。通过对该乘法器进行各种设计分析,得出改进后的32位乘法器结构。整个设计采用4级流水线结构,并在软件开发平台上通过了编译、仿真及综合验证。
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