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《计算机工程与应用》 2011年23期
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一种wallace树压缩器硬件结构的实现

管幸福  余宁梅  路伟  
【摘要】:设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。
【作者单位】西安理工大学自动化与信息工程学院;
【分类号】:TP332.22

【共引文献】
中国期刊全文数据库 前10条
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【相似文献】
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3 周德金;孙锋;于宗光;;一种32位高速浮点乘法器设计[J];电子与封装;2008年09期
4 赵忠民;林正浩;;一种改进的Wallace树型乘法器的设计[J];电子设计应用;2006年08期
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中国硕士学位论文全文数据库 前2条
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